各位年薪500萬大大好，
小弟剛出社會在一家系統廠當EE，有一些疑惑想知道，因為這幾天在幫主管的PCB debug，
所以要再修好幾版。
我曾經問過我的主管說PCB打樣之前有沒有辦法做驗證，因為我當學生的時候有寫過
Verilog，平台是altera，所以可以清楚明瞭的知道哪部分有問題在去做修正。
主管給我的回覆是沒辦法，我想請問
1.沒辦法的原因是？
2.承上，那有辦法解決嗎?
我這幾天爬文的感覺是各部分的頻率不一致，
那我自己想到的辦法是由頻率區分各個區塊寫verilog驗證。
謝謝各位大大看完我的問題，如果有辦法驗證的話就更好了，謝謝!

1. 老闆說沒辦法 2. 解決老闆

我猜是沒時間讓你玩這個

這不可能的原因太多...也許是類比及高速信號太多也許是沒時間讓你這樣搞 你要幾天給出結果?再來PCB要上線 線上人員看你模擬結果就會說OK嗎

當然可以，他不想做而已查一下PCB ICT

n大，我說得再清楚一點，目前的情況是板子回來之後在跑power up timing diagram有辦法在打板回來前，先試著驗證看看波型會不會跟公板一致嗎?公板是 intel skylake 的開發板我公司目前是想拿那顆cpu來用，但發覺跟公板不一樣所以正在把我們的板子弄到跟公板一樣，我覺得這樣很慢

這部分intel自己verification 已經做好啦，輪不到低端的系統廠在搞不然你以為怎麼這麼好有公版可以抄 豪爽呦就算不同頻率crosstalk，也不會影響time diagram

基本上 intel有 design guild的 power up diagram, 你想做simulation的最大問題在你不知道 cpu丟出來的 訊號與時間。如果這個你可以做到，那你要用 cpld or mcu都可以事先跑模擬 timing

系統廠寫verilog驗證PCB?

剛出社會就來評判人家併購案，快笑死人

PCB沒洗出來來都是用軟體模擬，你自己寫code結果有問題不知道是誰的問題

看你的敘述原po你了解何謂PCB嗎?

我猜他是想用外部IC模擬他們PCB非公版的部分，但是光那個模擬對象的時序要弄到確保一樣有多難只有原PO自己知道，由其如果時序圖紙上作業如果都沒信心了、我不曉得怎麼會覺得實際模擬出來為什麼會跟data sheet不一樣，你寫錯的機會比data sheet寫錯的機會高得多了

不是用verilog,應該用hyperlynx或siwave 之類的跑模擬，但是你還是需要晶片的ibis model

ibis 有些晶片廠亂給......

Verilog模擬PCB?????????

謝p大，這種驗證方式是我看過第二次看起來蠻流行這樣做的，感謝

他們說的模擬軟體是做SI的、跟你做boot up的模擬完全是兩回事，建議你再自己說明＂你想要的是甚麼＂再決定方法、因為你不熟的情況下做的決定可能不是正確的解法。而且你們如果要做主板、也許SI軟體早就買了只是你不知道吧。

看想解決 function 還是電性的問題