※ 引述《ypc1994 (dicker)》之銘言:
: 本魯是學生
: 看了這串討論串
: 有些地方不了解想問一下
: 如果我沒有使用錯cadence tool
: cadence大家最常用的應該是建schematics
: 我平常也幾乎都沒在用cadence建電路
: 都是直接敲netlist比較快
: 數位方面我是比較不熟悉
: 但是應該也是敲完verilog之後就轉成layout了
: 中間應該也不用cadence
: 晶片cell library應該也是跟晶圓廠拿
: 跟cadence好像也沒啥關係
: 感覺各位先進對禁用cadence非常在意
: 但是在我的眼界範圍內覺得就算有影響也不是很嚴重
: 希望各位先進可以指點一二
: