作者:
ypc1994 (dicker)
2018-04-23 00:24:11本魯是學生
看了這串討論串
有些地方不了解想問一下
如果我沒有使用錯cadence tool
cadence大家最常用的應該是建schematics
我平常也幾乎都沒在用cadence建電路
都是直接敲netlist比較快
數位方面我是比較不熟悉
但是應該也是敲完verilog之後就轉成layout了
中間應該也不用cadence
晶片cell library應該也是跟晶圓廠拿
跟cadence好像也沒啥關係
感覺各位先進對禁用cadence非常在意
但是在我的眼界範圍內覺得就算有影響也不是很嚴重
希望各位先進可以指點一二
作者:
handfoxx (我是說在座的各位)
2018-04-23 00:27:00ORCAD和Allego也不能用了
作者: tkhan (腦殘綠吱吱) 2018-04-23 00:28:00
其實google一下就有答案了台灣都養出一些阿里不答的學生，難怪快輸了
作者: Raikknen (Kimi) 2018-04-23 00:40:00
禁用這個八字還沒一撇吧？
作者:
jim221 (XD)
2018-04-23 00:43:00Verilog轉成layout可不是按個鍵就跑得出來的...
作者: hsnuyi (羊咩咩~) 2018-04-23 00:45:00
上站800次 發文300篇
作者:
jim221 (XD)
2018-04-23 00:45:00沒有原廠AE幫忙可能連verification都沒辦法跑更別說後面的步驟了
作者:
mooto (退出會比較好, 就退出)
2018-04-23 01:11:00原po加油. 推文別這樣 人都有菜的時候
作者: bizer (bizer) 2018-04-23 01:22:00
cadence不是指做pcb好嗎？ic設計另外有軟體，去CIC上點課吧
敲完verilog就轉成layout... 你知道這步驟有可能花上數個月嗎？ 中間不管S或C公司 都至少要使用上五六種他們的tool眼光太淺了 去查查數位的流程吧
作者: centra (ukyo) 2018-04-23 01:31:00
沒有AE支援比較傷，其他軟體都可以用愛國版
作者: cosmm 2018-04-23 01:40:00
電路結構龐大時怎麼敲的下去=_=
作者:
hizuki (ayaka)
2018-04-23 01:54:00Cadence也有賣IP好吧
作者:
acgotaku (otaku)
2018-04-23 04:46:00講得好像不用跑模擬一樣
作者:
cancboy (:p)
2018-04-23 06:14:00…
verilog轉layout... 這中間才是最難的
作者: busman214 2018-04-23 07:45:00
小電路敲netlist比較快 但大電路你會敲到死啊…
作者: busman214 2018-04-23 08:21:00
突然發現你是朋朋= =
作者:
yytseng (yytseng)
2018-04-23 08:24:00原po哪個學校的?這樣程度很難找到工作喔~~
作者: busman214 2018-04-23 08:51:00
他113的
看起來原po沒做過apr 才會以為verylog轉layout很簡單...話說113電子碩班實驗課不是要跑apr嗎 現在不用了？
作者: tkhan (腦殘綠吱吱) 2018-04-23 09:25:00
不會用google的話,應該去巨匠學一下
作者:
PECVD (PECVD)
2018-04-23 09:52:00電路大的時候沒辦法直接寫 netlist喔！netlist不容易看懂也不容易修改，所以建電路還是得先畫電路，可以直接寫netlist應該是電路很小，不然就是 … 你不是人類
作者: drias (一封沒主旨的信) 2018-04-23 10:24:00
原作者設計時直接寫netlist沒問題，但半年後自己生疏就害到自己了... 更慘的是轉給其它人來做，他看netlist會滿滿的黑人問號...
就算netlist生完 沒跑apr layout也不會長出來啊...手刻netlist只是跳過synthesis的步驟而已當然如果你是要硬上FPGA 那當然刻完netlist就好當是要下asic的話 這邊工才一半而已
作者:
JE2K 2018-04-23 11:00:00念你第一句說自己是學生 就不噓你了
作者:
lovemost (螃蟹)
2018-04-23 11:01:00滿可愛的問題，可愛到不知怎麼回答
電路要有可讀性和可維護性，你敲的nelist別人怎麼看？
作者:
lovemost (螃蟹)
2018-04-23 11:07:00如果你的電路很廢當然可以，但是在先進製程中，要轉成gate level後做APR，用standard cell拼湊起來，中間還要經過很多步驟，長樹、繞線等等，這些還要符合lvs drc 的規範，除此之外還要滿足timing closure 要求，還有power要佈、Tap cell，還有預留eco，還要解erc empty module transitions si 等等，這中間至少需要4-6種tool協助有人提到SCM 現在M真的還有人在用嗎？基本上沒有S或C支援，真的不用玩的
M 用啊 questa還有 flotherm系列對一些買不起的 真的都是只能用了啊沒錢TANNER還是得用啊
Full custom designer路過...沒cadence不能勒奧啊 嗚嗚
作者:
a866662 (seal)
2018-04-23 13:03:00lovemost真的講得清楚才是有料的
作者: seafloor (人生就是這樣) 2018-04-23 14:45:00
人家學生有禮貌的問 有禮貌回答很難嗎？
作者:
ckallen (hysteria)
2018-04-23 14:47:00組鋼彈模型跟打造鋼彈是兩件事...M養了一萬人不是假的
作者: seafloor (人生就是這樣) 2018-04-23 14:47:00
我只想說做designer 相對錢多 做APR錢少 管他有多難
作者:
lovemost (螃蟹)
2018-04-23 23:00:00以前如樓上所說，但這幾年後端的難度上升太多所以錢和人都在指數上升，看看那幾家design service的公司這幾年股價翻了幾倍，後端做的好壞會大大影響到產品本身，良率、面積(成本)、時間，全部都是$$$$$
作者:
hizuki (ayaka)
2018-04-24 02:21:00詳細解釋推
一個公司就看每100個人中前後端 有多少人就知道了這幾年後端 DV才是需要大宗DFT等也是上漲 但這很多跟數學&程式有關
作者:
hsinggg (星居居)
2018-04-24 18:18:00組鋼彈模型跟做鋼彈wwww 好有畫面
作者:
yryang (所以呢？然後呢？)
2018-04-24 22:16:00早知道跟晚知道的差別而已，比別人早知道有什麼好跩的？