我也有同樣的問題
因為測資的delay實在太長
在half cycle很小的時侯看起來幾乎是變成了negtive edge的電路
因此我可以用negtive edge的FD1做出更快的電路
然而這個電路在cycle比較大的時候反而會出錯
請問一下這樣的電路能夠同過測試嗎？
謝謝助教
※ 引述《bonoshi (sbo)》之銘言：
: testbench中的23～25行：
: assign #(`REG_DELAY+`REG_SETUP_TIME) A=Amem[i];
: assign #(`REG_DELAY+`REG_SETUP_TIME) B=Bmem[i];
: assign #(`REG_DELAY+`REG_SETUP_TIME) C=Cmem[i];
: 應該要是：
: assign #(`REG_DELAY) A=Amem[i];
: assign #(`REG_DELAY) B=Bmem[i];
: assign #(`REG_DELAY) C=Cmem[i];
: 這個delay應該是要模擬A、B、C也來自register對吧？
: 但是，我們負責製作的兩階段register，
: 假設按照dataflow的順序是reg1和reg2，
: 實際上reg1我們用lib中的FD，
: 我們已經要滿足setup time了。
: 不知道我的理解有沒有錯，
: 但Amem[]到A的delay應該要只有"REG_DELAY"，
: 也就是0.441。
: 另外附帶一題，testbench中有測試第101組數據，
: 也就是檢查當A、B、C已經是未知的值的時候（符號為X），
: reg的output端是否也全為X，
: （此時因為Ans也讀完了，應該第101組也是全為X）
: 檢查最後一組數值應該助教的本意吧？