testbench中的23～25行：
assign #(`REG_DELAY+`REG_SETUP_TIME) A=Amem[i];
assign #(`REG_DELAY+`REG_SETUP_TIME) B=Bmem[i];
assign #(`REG_DELAY+`REG_SETUP_TIME) C=Cmem[i];
應該要是：
assign #(`REG_DELAY) A=Amem[i];
assign #(`REG_DELAY) B=Bmem[i];
assign #(`REG_DELAY) C=Cmem[i];
這個delay應該是要模擬A、B、C也來自register對吧？
但是，我們負責製作的兩階段register，
假設按照dataflow的順序是reg1和reg2，
實際上reg1我們用lib中的FD，
我們已經要滿足setup time了。
不知道我的理解有沒有錯，
但Amem[]到A的delay應該要只有"REG_DELAY"，
也就是0.441。
另外附帶一題，
雖然hw4中提到有100組數據要測試，
但testbench實際測試了101組數據。
第101組數據等於是檢查當檔案讀到盡頭之後，
A、B、C被當成是未知的值的時候（符號為X），
reg的output端是否也全為X，
此時因為Ans也讀完了，標準答案也變成全為X，
檢查最後一組數值應該助教的本意吧？