https://i.imgur.com/awePkbd.jpg
https://i.imgur.com/S9oEao3.jpg
https://i.imgur.com/ylZftln.jpg
想問的是(3)，請問Control signals怎麼判斷？
根據第三張圖，現在lw在WB，beq在ID，
如果RegDst是X，這樣lw怎麼知道要回寫到那一個Reg?
奇怪的是，我翻了Pipeline的圖，竟然沒有那個需要RegDst控制的MUX，所以lw是靠Forwarding的MEM/WB.RegisterRd來判斷，請問RegDst真的存在嗎？
覺得這部分很模糊，再麻煩各位大大解惑

https://i.imgur.com/BA3Eh5X.jpg這部分真的很細 你可以對照看看答案就出來了https://i.imgur.com/dFvPlhE.jpgEx階段是sw 其對應的RegDst是 x 表示don’t care我想你可能是誤會control unit 在pipeline整體stage上所對應到的功能是不同的

感謝大大的解說！