https://i.imgur.com/vEtydUX.jpg
https://i.imgur.com/z4tdl6u.jpg
感覺3、4是相反敘述，怎麼3錯4也錯啊！？

能take fewer cycle 但因為在pipeline還是要跑5個stage所以還是無法improve

減少cycle就是減少stage的意思吧！因為一個stage消耗一個cycle，比如說，branch jump不需要WB

因為還是有ALU指令，要WB不能少stage照理來說只有jump或branch應該是可以直接跳過第五個stage，但這樣throughput未必比較高performance應該是不會比較好

是因為clock cycle time會隨著clock數量變動嗎？不然throughtput應該會變高吧？

如果是直接跳過一個stage，cycle應該不會有太大的改變，如果是合併兩個變成一個stage，cycle就會變長如果增加stage數，可以讓每個cycle完成的指令增加，達到overlap的目的，所以才會有這章最後面deeply pipeline的議題，但相對的pipeline變長hazard等要考慮的問題也會變多也比較難製作