※ 本文是否可提供臺大同學轉作其他非營利用途？（須保留原作者 ID）
（是／否／其他條件）：是
哪一學年度修課： 103-2
ψ 授課教師 (若為多人合授請寫開課教師，以方便收錄)
吳安宇
δ 課程大概內容
主要是培養寫verilog的能力
會因為要寫作業而懂一部份計算機結構的觀念
Ω 私心推薦指數(以五分計) ★★★★★
η 上課用書(影印講義或是指定教科書)
主要是投影片，上課用投影片、觀念也都在投影片裡面找得到
沒特別注意過有沒有正式的用書
μ 上課方式(投影片、團體討論、老師教學風格)
助教群用投影片上課(教授有時候會坐在台下補充)
這屆的助教是強者，所以上課品質挺不錯~~
σ 評分方式(給分甜嗎？是紮實分？)
作業有寫出來的話分數都不錯，final project也是
連上機考給分都甜
個人覺得「紮實分」這件事只出現在期中考(下面補充)
ρ 考題型式、作業方式
整學期要做的事就是4份作業 + 一次上機考 + 一個final project
考試只有期中考
作業分別是用verilog寫
1. 8-bit Carry Ripple Adder +
8-bit Barrel-shifter +
Adder-Shifter Unit
2. ALU + RegisterFile + SimpleCalculator
3. Single Cycle MIPS
4. Cache Unit Design
上機考的部分是限時三小時，會出一個不太難的題目，
在電腦教室現場coding。RTL跟合成後tb都過了就過關。
印象中是前50%交卷就滿分，時間內有交就95，
就算跟原PO一樣是個沒在時間內寫出來的小廢材，
最後助教會給你問問題問到你滿意為止(?)，
然後最後合成有過分數也不難看((看到成績有嚇到，我還以為會很慘
Final project的內容則是
1. Pipelined MIPS Design (70%)
基本功能 + L1 cache 合成後有過tb即可
會管AT值，但個人覺得對分數影響沒有真的很大
2. Extension (30%)
三選一，也可以做超過一個
可以選擇的有:
乘除法功能 or L2 cache or Branch prediction
期中考，個人認為最難掌控orz
其實考的東西都是投影片上有的，可是投影片實在是很多頁
像原PO是個修課之前沒什麼verilog底子的人
如果期中考沒把投影片看熟，可能會有點悲劇
((可是過完期末之後回頭想想期中考題，好像也不是說真的很難
強烈建議投影片上有的語法最好都要知道~~~
投影片上有的觀念最好也都要知道XD
反正期中考算是DSD最難混的一關啦，這裡的分數有拿到真的會差很多
誠心建議期中考要認真準備
ω 其它(是否注重出席率？如果為外系選修，需先有什麼基礎較好嗎？老師個性？
加簽習慣？嚴禁遲到等…)
偶爾教授心血來潮會點個名，然後教授不喜歡學生遲到
加簽的話，沒聽說有人沒簽到啦
Final project是三人一組，建議先找好組員~~
Ψ 總結
課程詳細內容修了就知道了(XD)，這裡不贅述
比較想講一些個人心得~~~
首先就是DSD真的不需要有verilog基礎
因為它就是一堂程式課，是要教你從零開始學verilog的
當然如果你有基礎就會很輕鬆
沒基礎也不會怎樣，就跟原PO一樣從頭開始努力
寫作業的過程會有點辛苦(第一次學嘛)
老實說我自己從HW3之後寫作業的時間都不短
加上debug的話可能都超過20個小時吧
((但強者我組員都只寫一個晚上...
然後上機考的部分，雖然原PO是個沒在時間內寫完的小廢材
可是摸著良心說並沒有真的刁難，我算是自己耍白痴orz
最後就是final project啦
基本上組員很重要、組員很重要、組員很重要
除非你是強者可以自己寫完final(強者真的辦得到)
不然慎選組員真的可以讓你的期末好過一點
整體來說，這堂課真的不算輕
但真的是可以徹底練到寫verilog的各種能力
((包含一點點使用合成tool的技巧
想走數位IC design的同學真的誠心大推這門課
助教教得很好、作業很有水準、練習強度足夠((對新手來說啦
對了忘記說，蠻推薦跟吳安宇教授的計算機結構一起修
DSD很像計結的實作課，後期寫的都是計結教的東西((的程式版
一起修可以大幅降低理解硬體架構的負擔~~~
一句話: 修的很累，但值得XD