※ 引述《Kuba4ma ()》之銘言：
: 目前所知資工去豬屎屋的職缺
: 好像就演算法和軟韌體最為大宗
: 軟韌體聽說是在擔屎
: 會寫C就好 工作較操 很缺人 比較不看重學歷(四中碩就可以進一線)
: 相對演算法就可能要四大學碩畢
: 我這樣的理解有錯誤嗎
會嗎，理論上資工有部分會碰到電機的部分
電機也會碰到資工的部分
像計算機組織，資工和電機都會碰到，只是一個必修另一個選修
數位電路設計/實驗 資工和電機都會碰
....
畢竟軟硬體相輔相成
我論文幾乎都在做hadoop
還是一樣進豬屎屋，就算面試講論文出來豬屎屋的人也多半聽不懂
所以誰說資工只能進這兩個職位
你有兩把刷子照樣也可以當DD
雖然我是DV
我還聽過光電進DV的
雖然不論DD或DV電機比較多就是了
但是目前DV比較熱門，而且比較不限科系
畢竟DD和DV都是差不多想法會進入驗不到的盲點

結論是看學校嗎

是

DD DV是？

因為IP現在都重複用，DD只剩下整合功能所以重要性稍微下降。整合測試變複雜所以DV重要性上升

學hadoop結果最後還是豬屎 台灣軟體業悲哀呀

DD = designer , DV = design verification

學hadoop 結果去那種地方...

會說DD應該是在螃蟹？

如果沒有google Facebook 可去，那是該去TSMC寫「自動化程式」幹設備輪班嗎？那種地方....，不知道沒有軟體業的台灣其CS會不會有蛋塔效應，讓我們繼續看下去～另外，我有認識台大光電幹數位 designer 的，這種通常是大學電機有修過相關課程硬切進去的，光電所但大學是電機，幹DV其實也不用太意外。

近年來找CS來當DV如魚得水, UVM 使用許多design pattern, 很CS

gg it vs rtk dv 都幾？

UVM很多class很CS,但IC人不懂軟體class所以不會用軟體人

UVM就沿用C++的OOP呀

designer 為何叫DD 有聽過DE 沒聽過DD

DDE？digital designer

UVM 的母體 System Verilog 就是把 C++ 揉進去DV CS 出身的不少見阿DV 要跳外商的機會不少就是很多 designer 不懂 SV 所以請CS的人處理

80%以上的數位IC設計工程師的工作是連連看和複製貼上這種雜工化的現象, 跟很多人想像會差很多DV的工作是相對單純, 很不錯的選擇

Design enginner 通常稱DE

被只會連連看跟複製貼上的人要求補pattern,DV也只能乖乖的補被雜工要求補pattern就要補的，是雜工的雜工嗎?

不然要輪班顧機台嗎？ 一廂情願認為台灣等於美國CS浪潮，結果發現在台灣進不了一線軟體廠的第二高薪又不太影響生活品質的選擇，竟然是去豬屎屋當雜工中的雜工，也不知道能說什麼啦～另外很多系統廠的EE大學也念過連連看課程，只是年少不懂事，研所選錯組考，明明有學過，不是完全不懂，但不被designer部門拒於門外的機率趨近 0

DE雜工擔不能砸鍋IC功能的責任阿！DV沒驗到DD的bug，或單純改spec，DD還是得自己扛

應該說DE 建議DV 補case, test plan review 本來就需要DE 貢獻一些micro-architecture 相關的 case.我知道很多地方DV是DD 的打工仔，但是那不是好的分工方式。

DV應該是DD很多經驗來當的,才打得出DD的bug,觀念錯的話會變成DV是DD的小弟,有bug都是小弟的錯！因為小弟沒找出來正確的觀念是DV是leader,DD是小弟,小弟要通過leader的testpattern才是合格的DD小弟

有哪個經驗豐富的DD會想當dv

DV在大公司其實養很多

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不要把test, QA搞混成DV就會有人想轉了