從以前在合成電路的時候就有這種想法
無論寫的電路多爛
Design Compiler總是無怨無悔的進行合成
一句抱怨也沒有，著實讓人佩服
有時候明知道自己寫了個垃圾，還是餵給他合的時候
看著他艱辛的進行global optimization
很想叫他:「停下來！別再合了！這樣下去你會壞掉的！！！」QQ
可他還是毅然決然、不發一語的繼續合著...
通常只要RTL沒有太大的問題
電路也一定合得出來(不管timing violation的話)
想請問為什麼design compiler這麼猛阿?
有人可以告訴肥宅我嗎?
肥宅我真的好想進synopsys喔QQ
作者:
m4vu0 (m4vu0)
2018-10-28 20:22:00超爽的 還可以選擇優化時間面積功率
作者:
KnightG ( ~ 風 ~ )
2018-10-28 20:29:00進synopsy 你就知道為什麼了
作者:
g1990822 (什麼東西?!)
2018-10-28 20:29:00是剛修完大學部的數位電路設計有感而發嗎
?寫個除/, for loop, do...while就合不起來啦！有厲害嗎?
作者:
letitgo02 (我看見的世界)
2018-10-28 20:41:00因為內建AI
作者:
owen5566 (ooooowen)
2018-10-28 20:43:00蠻少看到理工這麼多小劇場
作者:
guest0079 (SpongeBob SquarePants)
2018-10-28 20:50:00我有一次合不出來 打開電腦發現裡面的小精靈請假
作者:
Iamjkc (è¬å¹´æ»æœƒ)
2018-10-28 21:04:00mountain哥還在iclab嗎 XD
作者: pupucar (knock!knock!) 2018-10-28 21:24:00
是沒看過fatal error 4ni
作者:
cancboy (:p)
2018-10-28 22:45:003小
作者:
ptta (ptta)
2018-10-28 23:28:00笑死 給你推 神鬼合成啊
作者:
iceberg (((You only live once)))
2018-10-29 07:39:00XDDD
作者: seafloor (人生就是這樣) 2018-10-29 16:16:00
這種可以去八卦版發嗎？
合的出來啊，garbage in garbage out醬