Scability 跟硬體架構的規畫有關,
規劃的好, 根本不是問題
re-timing DC 就可做, 再不濟,data path要加個pipe,改RTL code也是容易..
HLS基本上有其用途,但非常侷限,目前看來不可能取代手工寫RTL.
※ 引述《TaipeiWind (人生太奇妙了 )》之銘言：
: 我們公司從Cadence挖了來他們HLS的RD
: 前一陣子我們一起做了一些Datapath的design 有一些心得可以分享
: HLS出來的quality要跟上hand-written 最重要的就是"coding nicely"
: 這個不是systemC 寫一寫就好了 需要很多時間去refine source code
: 我自己覺得HLS的強項是scalability 像是矩陣運算上的dimension
: 或是technology的scaling, ex: 14nm的design轉到40nm上面 可以讓HLS幫你
: re-pipeline
: 不過LEC, ECO, readability確實都是難解的問題
: 以蔽公司而言 之前產品算是小部分使用 之後將會越來越多block採用HLS
: FYI.
: ※ 引述《leftgirl (就是愛穿短裙逛街)》之銘言：
: : high-level synthesis(HLS) 我略懂，可以分享一些訊息給你。
: : 如果你是要做 HLS核心演算法的研究(scheduling, resource binding等)，建議不要。
: : paper已經很難發了。如果是要做更上層(System-level)的研究，那還有一些發展空間。可參考 UCLA
: : Jason Cong實驗室發的paper，他們有一些結合 HLS 研究。
: : 如果對HLS歷史背景有興趣，可以參考 "High-Level Synthesis: Past, Present,
: : and Future, 2009"這篇論文，裡面有探討過去HLS失敗與最近HLS比較成功的原因。
: : 目前主流的HLS Tool有
: : Synopsys Synphony C Complier，其前身叫做 PICO，從Synfora買來的。
: : Cadence C-to-Silicon Complier and Cynthesizer，Cynthesizer是從Forte Design
: : System買來的
: : NEC CyberWorkBench
: : Calypto Catapult C。Catapult C本來是Mentor Graphic的Tool。
: : Xilinx Vivado HLS，其前身是AutoESL's AutoPilot。
: : 業界有沒有人用？有，國外和台灣都有。
: : 有沒有真的Tapeout？有，國外台灣都有。
: : 有沒有搞頭？真的只有天知道。
: : 目前RTL仍是設計主流沒錯，畢竟這是大家熟悉的東西。用SystemC / C 來設計電路，
: : 對大部分的designer來說仍比較陌生，畢竟HLS需要一些learning curve，大家在公
: : 司schedule都很緊的情況下，不見得有空來學這個。此外，HLS要跟目前RTL flow整
: : 合，還有一些技術不夠成熟。(如：C-to-RTL equivalent checking, ECO issue等)
: : 這些都是HLS還無法全面打入市場的原因。