Re: [情報] AMD與TSMC合作的3D Chiplet分析

作者: AKSN74 (AKS-74n)   2021-06-02 15:03:52
後來這篇文章在稍早有補一些更進一步的內容
https://i.imgur.com/W5Rxvpb.png
渣翻一下
1. 這個技術將會在Zen 3架構的Ryzen處理器上產品化,但EPYC是否會採用就沒說
2. 採用新技術的處理器會在今年年底開始生產,但沒說何時發售,照AMD的步調應該會是
明年Q1
3. 這個V-cache是額外增加的64MB L3所以沒有所謂增加延遲的問題。V-cache是延續原先
L3的定址,並且在沒有使用時不會供電。V-cache跟一般的L3使用一樣的供電面
4. 使用V-cache的高度會跟原先的Zen 3是一樣的,整個包括核心chiplet還有V-cache本身
都會薄到與IOD的高度一致以達到無縫整合
5. 由於V-cache在CCX中是建構在L3上面,不影響目前現有核心的hotspot,因此發熱考量
上幾乎是不受影響。而在核心上面的矽晶則是設計用來增加散熱效率
6. V-cache是一個單一64MB的die,並且相較一般的L3來說更加密集,原因是它使用
TSMC 7nm製程的SRAM-optimized libraries技術。AMD知道TSMC可以做到多層堆疊,但AMD
目前對這次要上市的產品上只先疊一層上去。
如果有翻錯的地方還請見諒
看來就算TSMC目前這部分很成熟了,AMD還是先保守做一點試試水溫
一來Zen 3發售也已經超過半年,一來目前全球晶片荒的情況還沒有真的解除
其他的沒有說太懂,就不多做評論了

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