1.對象: 大二 女
2.地點: 彰化/台中/線上
3.科目：FPGA. Verilog教學(版本為Quartus lll 13.1)
(用的是Altera DE0 多媒體開發平台)
4.上課時間：1~2次(每次2~3hr)
5.時薪：800NTD/hr
6.條件：註明學經歷 相關科系優先
7.聯絡方式：站內信
8.附註：
範例參考題目
(A.) 做Debouncer；參數自訂，寫出Verilog Codes
(不需module/endmodule, 但要有必要的宣告)
(B.) 選用延遲時間100ps的邏輯閘，設計脈波增寬器、減寬器、上升邊緣偵測器、下降邊緣
偵測器，以ModelSim模擬。
如要應徵Verilog解題也行 150/題 題目同範例A