1.對象: 27歲男
2.地點: 新竹/線上(可再討論)
3.科目：Verilog (基礎)
4.上課時間：1hr/次, 希望每週上課2次(時間彈性，可再討論)
5.時薪：500/hr(可議)
6.條件：熟 Logic Design & Digital Design Flow (我本身筆電有灌 Quartus II 程式)
7.聯絡方式：站內信
8.附註：希望以小project方式進行(ex:8-bit Carry Ripple Adder,
8-bit Barrel Shifter, 4-bit Counter...)
本身為類比IC設計工程師，想學一些基礎數位電路合成
希望上課方式能先討論電路基本Function再進到模擬與合成