[理工] 計組pipeline

作者: imadog (凹嗚)   2018-12-20 11:15:05
在書上看到
pipeline可以increase the clock rate
有點不懂
每秒clock數會改變嗎?我以為只是增加throughput
希望有大大能解釋一下 謝謝><
作者: chieya (chieya)   2018-12-20 11:28:00
clock cycle time 會降低@@
作者: Aa841018 (andrew)   2018-12-20 11:38:00
clock rate=1/cycle time, clock rate 高=cycle time低,pipeline cycle time取決於最長步驟時間,所以pipeline分割的越平衡,cycle time會越短ex:500--(250,250) &500-(1,499),前者cycle time是250,後者就變成499
作者: b10007034 (Warren)   2018-12-20 11:53:00
建議你思考一下為何增加?跟誰比較?
作者: imadog (凹嗚)   2018-12-20 12:13:00
謝謝樓上的解釋,那我想再問一下,以A大的舉例 如果不做pipeline的話cycle time是500嗎?
作者: Aa841018 (andrew)   2018-12-20 12:29:00
應該是,可以參考p436例題
作者: imadog (凹嗚)   2018-12-20 13:13:00
好喔謝謝!

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