[交大100 計組非選4(a)]
Assume that logic blocks needed to implement the datapath have the following
latencies: (Delays for other components are ignored. )
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I-Mem Add Mux ALU Regs D-Mem Sign-Ext shift-left2
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400 100 40 120 200 350 20 10
Compute the required delay time for each instruction and determine the minimum
cycle time of the computer.
資料路徑圖 http://ppt.cc/tV_b
參考高銘100年考古題解答
Q1:
lw = 400+200+(40+120)+350+(40+200)=1350
想問ID stage 不用加上Sign-Ext的延遲是因為線路同時跑 Reg File 和 Sign-Ext ,
因為前者時間長所以不用考慮後者 ?
Q1-1:
如果是的話 , 同理 , 在beq的 EX stage也有相同狀況 ?
beq = 400+200+40+120+40 = 800
(sll 2 和 分支位址加法)與(ALUSrc 和 ALU)同時跑取延遲大者 ?
[交大100 計組非選5(a)]
題目截圖 http://ppt.cc/0UL2
1 lw $t2,4($t0) 為啥一樣是load use , I1,I3有data hazard
2 lw $t3,4($t1) 可是 I2,I4沒有 ?
3 or $t3,$t2,$t3
4 add $t4,$t2,$t3
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. 以下略
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謝謝大家看完 , 再請大家指導惹