大家好...我是這學期SoCV的助教 吳政穎
關於這學期的PA...沒意外的話都將會在QuteRTL上Implement
可能對部份沒有碰過這麼大的framework的同學來說會是一個滿大的障礙
所以在這禮拜五我會帶大家看一下QuteRTL跟大家將來PA相關的一些地方
我建議大家可以先到QuteRTL的網站上(written in PA1.pdf)
先run一下上面給的example或是command
這些可以給大家一些對QuteRTL初步的認識...有些command在這們課的PA或許會幫助到你
關於PA1...可能有些地方沒有交代很清楚...我再補充一下
基本上所有simulation的大function都在cktSimulate.cpp下
另外每個Gate Type各自simulate的部份是預設請implement在cktXXXCell.h/.cpp
(當然你可以隨心所欲加data members或member functions, 甚至都不使用我們給的code)
只是要注意的是...CKT_PIO_CELL, CKT_DIV_CELL, CKT_MODULO_CELL不需要implement
(其他的都要implement, 即使給大家的Verilog design沒有用到這些CELL !!!)
以及有些logic gate type有不同的config, e.g. CKT_AND_CELL在Verilog裡有分
Bit-wise(a[3:0] & b[4:1]), Logical(a && b), 和 Reduced(&a)
以上這些我禮拜五會再次說明...或者你可以先去看看write output之類的function
會對我們的資料結構比較清楚
至於input pattern方面...我們在TODO裡有寫到 :
design吃進去後..._ioList[CKT_IN]的順序就是input pattern給的順序
input file裡一行代表一個cycle的input pattern
每個cycle的pattern給予的input value會以一個空白隔開, e.g. 1'b1 3'b001 2'd1
其中clock的值可以忽略...因為我們是請大家implement cycle-based simulator
也就是每個cycle去update DFF的值與給新的input pattern
當然我們測的design只會有一個clock source, 也只會出現negedge clk或posedge clk
最後在cktSimulate.cpp的最後兩個function...請不要動到它們 (我們有特別註明)
其他問題請再寄信給我或教授
如果你想在Office Hour來找我...請務必先寄信告知我
並將問題說明清楚...以節省大家的時間
謝謝配合!!!