想問一下版上有人試過寫verilog, system verilog時用youcompleteme去補全的嗎？
想知道效果好不好？
因為一直都是用supertab
看到youcompleteme的補全示範覺得很猛
但是好像都用於軟體語言居多
沒看到有人用在硬體描述語言這種
而且公司的工作站無對外網路
且很多東西要自己額外安裝
像clang,llvm,python2.7,gcc4.9
對於無對外網路的工作站裝這些真的是折磨
所以想問問有人有用過youcompleteme在verilog,sv上嗎？
免得到時候花了一堆時間裝
效果卻不如預期
謝謝大家

就我用 CompleteMe 寫 Verilog 的經驗能幫到的幾乎都是內建功能。變數補全都是 vim 內建的 ^+n ^+p 加減用YouCompleteMe 依賴的 clang 只對 C 族有用( clang 是個強的 parsing 前端 )。^家我覺得用 vim 寫 verilog 最好用外掛是 syntastic 和ultisnips 不過如果要用的話可能要自已加一些修改 XD令外 YouCompleteMe 對 vim 的版本要求是 7.3.598 還要有 CMake，vim 也要支援 Python 如果沒有這些也要令外安裝 XD

請問syntastic 如何才能在verilog上使用呢?因為我使用的時候 無法檢查語法 但用在c卻可以請問 是什麼地方還需要修改 才能使用嗎?

樓上你沒有裝icarus verilog吧