[發案] System verilog

作者: stevenyeh (steven)   2016-02-28 10:54:13
案件狀態:發包中
 發案人: Steven
聯絡方式1: 站內信
聯絡方式2: E-mail: steve.yeh.1214@gmail.com
有效時間: 看狀況
專案說明:
現有System Verilog程式 , 組成很多 model
主要功能為 SOC chip.
讓我瞭解程式意義與含意 即可
  預算: 30-80 k
接案者要求: 新竹尤佳. 以便溝通
接受新手承案否: 否
  附註:
結案意見:
 接案人:
評價(0-10):
  說明:

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